본 논문은 300K 에서 동작하는 gate-all-around nanowire junctionless transistor의 도핑 농도에 따른 DC 특성을 NEGF-Poisson solver를 사용하여 조사했다. Source/channel/drain 영역의 길이가 모두 같고, 전체 길이가 60[nm]일 때, 도핑 농도를 1×〖10〗^17 [cm^(-3)]-1×〖10〗^20 [cm^(-3)]로 변화하면서 전달 특성 곡선을 얻었다. 도핑 농도가 증가할 때, on-current가 증가하고 threshold voltage는 감소하는 경향성을 보였으나, 도핑 농도가 1×〖10〗^20 [cm^(-3)]일 때 충분히 depletion 되지 않았다.

본 연구에서는 gate-all-around(GAA) 수직 나노선 Field-Effect Transistor(FET)의 소스/드레인 반도체/실리사이드 접합에 존재하는 Schottky 장벽이 트랜지스터의 DC특성에 미치는 영향에 대하여 조사하였다. Non-Equilibrium Green’s Function와 Poisson 방정식 기반의 시뮬레이 터를 사용하여, Schottky 장벽의 위치와 높이, 그리고 채널 단면적의 크기에 따른 전류-전압 특성 곡선과 에너지 밴드 다이어그램을 통해 분석을 수행하였다. 그 결과, 드레인 단의 Schottky 장벽은 드레인 전압에 의해 장벽의 높이가 낮아져 전류에 주는 영향이 작지만, 소스 단의 Schottky 장벽은 드레인 전압과 게이트 전압으로 제어가 불가능하여 외부에서 소스 단으로 들어오는 캐리어의 이동을 방해하여 큰 DC성능 저하를 일으킨다. 채널 단면적 크기에 따른 DC특성 분석 결과로는 동작상태의 전류밀도는 채널의 폭이 5 nm 일 때까지는 유지되고, 2 nm 가 되면 그 크기가 매우 작아지지만, 채널 단면적은 Schottky 장벽에 영향을 끼치지 못하였다. 본 논문의 분석 결과로 향후 7nm technology node 에 적용될 GAA 수직 나노선 FET의 소자 구조 설계에 도움이 되고자 한다.

Nanowire-FET은 Gate-All-Around (GAA) 구조로 차세대 반도체 소자 구조로 여겨지고 있다. Nanowire-FET은 채널 두께에 따라 ID-VG curve에 매우 중요한 영향을 끼친다. 따라서 본 논문은, Edison 시뮬레이션을 이용하여 Nanowire-FET의 Silicon Thickness에 따른 여러 특성을 비교하여 최적 Silicon Thickness에 대해 연구하였다.

In this work, we investigate the quantum effects exhibited from ultra-thin GAA(gate-all-around) Nanowire FETs for Sub 14nm Technology. We face designing challenges particularly short channel effects (SCE). However traditional MOSFET SCE models become invalid due to unexpected quantum effects. In this paper, we investigated various performance factors of the GAA Nanowire FET structure, which is promising future device. We observe a variety of quantum effects that are not seen when large scale. Such are source drain tunneling due to short channel lengths, drastic threshold voltage increase caused by quantum confinement for small channel area, leakage current through thin gate oxide by tunneling, induced source barrier lowering by fringing field from drain enhanced by high k dielectric, and lastly the I-V characteristic dependence on channel materials and transport orientations owing to quantum confinement and valley splitting. Understanding these quantum phenomena will guide to reducing SCEs for future sub 14nm devices.

CMOS의 최종형태로써 Gate-All-Around(GAA) Silicon Nanowire(NW)가 각광받고 있다. 이 논문에서 NW FET(Field Effect Transistor)의 채널 길이와 NW의 폭과 같은 size에 따른 특성변화를 실제 실험 data와 NW FET 특성분석 simulation을 이용해서 비교해보았다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 소형화에 따른 쇼트 채널 효과(short channel effect)에 의한 threshold voltage(Vth), Drain Induced Barrier Lowering(DIBL), subthreshold swing(SS) 또한 비교하였다. 이에 더하여, 기존의 상용툴로 NW를 해석한 시뮬레이션 결과와도 비교해봄으로써 NW의 size scaling에 대한 EDISON NW 해석 simulation의 정확도를 파악해보았다.

이번 연구에서는 제일원리 계산을 통해 실리콘의 전자구조를 분석하였다. 특히 strain이 걸렸을 때에 실리콘의 전자이동도는 전자구조의 변화와 밀접하게 관련이 있음을 밝혔다. Strain 이 걸린 경우와 그렇지 않은 경우에 대한 conduction band의 effective한 유효질량 계산을 하였고 이를 통해 tensile strain이 걸린 경우 전자의 이동도가 증가하는 것을 보였다.

In this paper, we study the channel doping concentration characteristics of junctionless nanowire transistors (JLT) using Edison nanowire FET device simulation. JLT has no junctions by very simple fabrication process. And this device has less variability and better electrical properties than classical inversion-mode transistors with PN junctions at the source and drain. In this simulation we use tri-gate structure. Source and drain doping concentration is 1020 atoms/cm3. The simulation results show that I-V characteristics of JLT change due to the variation of channel doping concentration.

현재 반도체 산업에서는 고성능 저전력과 더불어 고 집적도가 가능한 재료 및 구조에 크게 주목하고 있고 여러 가지 이슈를 만족시키기 위해서 다양한 재료와 구조가 많이 연구 되고 있다. 특히 3-5족 화합물로 만들어진 나노선은 소자의 미세한 구조적 제어를 가능하게 하고 1차원 구조적 특성에 의해 전기적 특성이 우수하여 전계효과 트랜지스터(FET) 소자에 적용 시키기 적합하다고 알려져 있다.[1,2] 이번 연구에서는 최근 많이 연구되고 있는 GaAs 나노선을 기반으로하는 전계효과 트랜지스터의 소자특성 및 전기적인 특성에 대해 EDISON 시뮬레이터를 이용해 알아보았다. 또한 채널두께 및 길이와 게이트 산화막 층 두께에 따른 소자의 전기적 특성에 대해서도 연구하였다. 이를 통해 GaAs 나노선 기반전계효과 트랜지스터의 최적화된 소자를 알아 보았다.

A semiconducting single-walled carbon nanotube (SWCNT) field-effect transistor (FET) in a top-gate model was constructed. The effect of different high-κ dielectric materials (Al2O3, HfO2 and HfSiON) and various temperatures with a wide range from 50K to 500K on the performance of such nominal device were investigated. Several key device parameters including the on/off ratio of the current, transconductance (gm), subthreshold swing, and carrier mobility were used to evaluate the device performance. The simulated results fit well with the experiment results previously published.

EDISON 나노물리 사이트에 탑재된 탄소나노튜브 FET 소자 시뮬레이션 툴을 이용하여 나노 CNT소자에서의 p-n접합이 갖는 특성을 살펴보았다. 순방향 바이어스에서는 일반적인 p-n접합과 유사한 특성을 보이나 그 원리는 다름을 알 수 있었으며, 역방향 바이어스에서는 밴드 대 밴드 터널링에 의한 전류가 발생함을 확인하였다. 또한 이러한 역방향 바이어스 하의 전류가 도핑농도에 따라 변함을 확인하여 실제 CNT 소자의 도핑농도를 예측해볼 수 있는 가능성을 확인하였다.

본 논문에서는 실리콘 나노선 구조를 갖는 모스펫 (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs)과 쇼트키 장벽 트랜지스터 (Schottky-Barrier(SB) MOSFETs, SB-MOSFETs)의 전기적인 특성을 양자역학적 시뮬레이션 계산을 통해 비교하였다. 쇼트키 장벽 높이 (Schottky Barrier, φSBH )에 따른 SBMOSFETs의 터널링 특성을 분석하고, 소스/드레인 (S/D) 길이가 변함에 따라 달라지는 S/D 저항을 계산하여, φSBH 가 0eV 인 SBMOSFETs의 On과 Off ID 비율 ( ION / IOFF )이 MOSFETs보다 개선될 수 있음을 보였다.

The results obtained from simulations would be useful to predict the effect of bending on the performance of flexible devices. In this paper, we observe a potential change by charge distribution with respect to the external force applied. When a device is bended, current flow decreases significantly and threshold voltage increases, and the device would not work. These results would give some intuitions in select the material and design a device properly in the future electronics.

실리콘 나노선 전계 효과 트랜지스터(Field Effect Transisor: FET)의 특성을 시뮬레이션을 통해 연구하였다. 일반적인 트랜스컨덕턴스(transconductance) 값을 이용하여 소자의 전계 효과 이동도(field effect mobility)를 추출했고, Y-function 방법을 이용하여 저전계 이동도(low field mobility)와 문턱전압(threshold voltage)를 구했다. 채널길이가 10nm로 매우 짧을 때와 100nm의 일반적인 길이 일때의 전하 이동도 특성을 비교하여 Si 나노선 FET의 쇼트 채널 효과(short channel effect)를 보았다.